M2 Tugas Pendahuluan P1 K13
Percobaan 1 kondisi 13
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan 1 dengan ketentuan input B0=0, B1=1, B2=dc, B3=dc , B4=dc, B5=dc, B6=dc led diganti logicprobe
Sebelum disimulasikan
Pada kondisi ini, masukan preset (S) dan clear (R) sama-sama berada pada level tinggi (tidak aktif, karena keduanya active low), sehingga flip-flop bekerja dalam mode normal. Namun karena clock (CLK)=0, tidak ada transisi tepi naik yang memicu penyimpanan data baru. Oleh karena itu, output Q tetap mempertahankan keadaan sebelumnya. Karena pada saat ini terbaca Q=0 dan Q’=1, berarti keadaan terakhir yang tersimpan adalah logika 0. Jadi, flip-flop tetap berada pada kondisi tersebut sampai terjadi tepi naik pada clock, di mana saat itu data dari input D (yaitu 0) akan disampling kembali dan tetap mempertahankan Q=0.
Komentar
Posting Komentar