Laporan Akhir 3

 


 

Percobaan 3


 1. Jurnal[kembali]

 


 2. Alat dan bahan [kembali]

  • Saat pratikum:
            a.Panel DL 2203D 
            b.Panel DL 2203C 
            c.Panel DL 2203S


Gambar 2.1 Modul De Lorenzo

            d.Jumper


       Gambar 2.2. Jumper
        Pada Proteus: 

            1. IC 74LS90
Gambar 2.3. IC 74LS90

            2. IC 7493
Gambar 2.4.
 IC 7493
 
            3. Power DC
Gambar 2.5. Power DC

            4. Switch (SW-SPDT)

Gambar 2.6. Switch

            5.  Logicprobe
Gambar 2.7. Logic Probe

    3. Rangkaian Simulasi [kembali]

Rangkaian sebelum di simulasikan



Rangkaian setelah di simulasikan

 4. Prinsip Kerja Rangkaian [kembali]

Rangkaian yang ditampilkan menggunakan IC 74HC194, yaitu sebuah universal shift register 4-bit yang mampu bekerja secara bidirectional. IC ini bisa melakukan beberapa operasi, termasuk memuat data secara paralel, menggeser bit ke kiri atau ke kanan secara serial, maupun mempertahankan data yang tersimpan. Empat input paralel D0–D3 berfungsi untuk memasukkan data sekaligus, sedangkan mode operasinya dikendalikan oleh input S1 dan S0: kondisi 11 untuk parallel load, 01 untuk shift right, 10 untuk shift left, dan 00 untuk hold. Input SR digunakan sebagai masukan serial dari sisi kiri untuk operasi shift right, sedangkan SL digunakan sebagai masukan dari sisi kanan untuk shift left. Semua perubahan data terjadi pada sisi naik (rising edge) dari pulsa clock, dan pin MR berfungsi sebagai reset asynchronous yang menetapkan semua output menjadi 0000.

Pada percobaan ini dilakukan tiga langkah operasi. Pertama, rangkaian disiapkan dalam mode parallel load dengan mengatur S1S0 = 11, kemudian diberikan data D3D2D1D0 = 1001 dan satu kali pulsa clock. Akibatnya, nilai register menjadi Q3Q2Q1Q0 = 1001 dan terlihat pada Logic Probe. Selanjutnya, mode diubah menjadi shift left dengan S1S0 = 10 dan input SL diberi logika 0, kemudian diberikan dua kali pulsa clock. Pada shift left pertama, bit-bit bergeser satu posisi ke kiri sehingga menjadi 0010. Pada shift left kedua, data kembali bergeser menjadi 0100. Nilai akhir register setelah tiga kali clock adalah Q3Q2Q1Q0 = 0100, sesuai hasil yang diharapkan dari proses shift left dua kali setelah parallel load.

    5. Vidio percobaan [kembali]

 


 6. Analisa [kembali]




 7. Link Download [kembali]

Komentar

Postingan populer dari blog ini