Laporan Akhir 1
Laporan Akhir 1Asynchronous Binary Counter
1. Jurnal [kembali]
2. Alat dan Bahan [kembali]
Gambar 1.1 DL2203C Module D’Lorenzo
Gambar 1.2 DL2203S Module D’Lorenzo
Gambar 1.3 Jumper
Alat yang di gunakan :
- Power Supply
- Ground
- SPDT
3. Rangkaian Simulasi [kembali]
Gambar Rangkaian Setelah di Simulasikan
4. Prinsip Kerja Rangkaian [kembali]
Rangkaian pada gambar merupakan implementasi counter asynchronous menggunakan IC 74LS90 yang ditampilkan pada seven segment common anoda. Prinsip kerjanya masih berkaitan dengan konsep dasar counter dan flip-flop, di mana setiap pulsa clock akan membuat output berpindah ke keadaan biner berikutnya. Pada counter asynchronous, perubahan tidak terjadi secara bersamaan pada semua bit, tetapi bergantung pada propagasi dari output flip-flop sebelumnya. Hal inilah yang membedakan dengan shift register yang berfokus pada pergeseran data, sementara counter memanfaatkan rangkaian flip-flop untuk menghasilkan urutan hitungan biner.
Pada percobaan 1A (bagian kiri), terminal CKB pada kedua IC tidak terhubung ke output Q0/QA, sehingga hanya CK-A yang menerima clock. Akibatnya, hanya bagian lower nibble (Q0/QA) yang berfungsi normal, sedangkan bagian higher bit (Q1–Q3 atau QB–QD) tidak mendapatkan clock berantai. Hal ini menyebabkan counter tidak menghitung secara berurutan dan hasil tampilan menjadi tidak valid atau acak, karena hanya sebagian dari counter yang bekerja.
Sebaliknya, pada percobaan 1B (bagian kanan), terminal CKB sudah dihubungkan dengan output Q0/QA sehingga clock untuk bit selanjutnya diberikan melalui propagasi output sebelumnya. Dengan konfigurasi tersebut, counter akan menghitung secara berurutan sesuai karakteristik pembagi frekuensi internal IC. Namun, pada percobaan ini keluaran tetap menampilkan 0–0 pada seven segment karena belum ada pulsa clock yang diberikan atau kondisi reset masih aktif sehingga register berada pada keadaan awal.
Selain itu, rangkaian ini menggunakan input clock aktif low. Artinya, perubahan output terjadi ketika sinyal clock mengalami transisi dari 1 ke 0 (falling edge). Setiap perubahan logika pada clock akan menghasilkan perubahan output secara berurutan sesuai prinsip kerja counter asynchronous. Dengan memahami perbedaan sambungan clock antara rangkaian 1A dan 1B, dapat terlihat bagaimana konfigurasi input clock mempengaruhi urutan perhitungan pada sistem counter digital.
5. Video Rangkaian [kembali]
Komentar
Posting Komentar