TP 2 M3 Sistem Digital
Percobaan 3 kondisi 5
Buatlah rangkaian seperti pada modul percobaan 3, kemudian lakukan Load (D = 1001) lalu Shift left (SR=0) 2 kali. Clock 1: load 1001; Clock 2: shift right 0010. Hasil akhir adalah 0100.
Setelah disimulasikan
11 untuk parallel load, 01 untuk shift right, 10 untuk shift left, dan 00 untuk hold (menahan data). Input SR berfungsi sebagai data serial yang masuk dari sisi kiri saat dilakukan shift right, sedangkan SL berfungsi sebagai data serial yang masuk dari sisi kanan saat shift left. Proses perubahan data hanya terjadi pada rising edge dari sinyal clock, sementara pin MR digunakan untuk mereset seluruh register ke kondisi 0000 secara asynchronous.Pada percobaan ini dilakukan dua langkah operasi. Pertama, rangkaian diset ke mode parallel load dengan mengatur S1S0 = 11, kemudian diberikan data D3D2D1D0 = 0110 dan satu kali pulsa clock. Akibatnya, nilai register menjadi Q3Q2Q1Q0 = 0110 yang langsung terlihat pada output LED. Selanjutnya, mode diubah menjadi shift right dengan S1S0 = 01 dan input SR diberi logika 1, kemudian diberikan satu kali pulsa clock lagi. Pada saat shift right, setiap bit bergeser satu posisi ke kanan: Q0 menerima nilai lama Q1, Q1 menerima nilai lama Q2, Q2 menerima nilai lama Q3, sedangkan Q3 diisi oleh nilai input SR. Hasil pergeseran ini menghasilkan Q3Q2Q1Q0 = 1011, yang ditampilkan pada LED sebagai hasil akhir percobaan. Proses ini menunjukkan prinsip kerja IC 74HC194 sebagai register geser yang dapat diisi data secara paralel dan digeser sesuai kebutuhan.
Komentar
Posting Komentar